由于微控制器時(shí)鐘速度的加快，調(diào)試和校準(zhǔn)變得更加地困難。嵌入式仿真設(shè)備能夠?yàn)槠囯娮釉O(shè)計(jì)工程師提供高度集成的系統(tǒng)級(jí)芯片(SoC)微控制器內(nèi)部的可視性。
自動(dòng)代碼生成工具能夠通過(guò)基于圖示模型之上的設(shè)計(jì)生成C代碼。對(duì)該工具越來(lái)越多的使用可以節(jié)省軟件工程投入的時(shí)間，但同時(shí)也給軟件工程文化帶來(lái)巨大的變化。
軟件工程師將現(xiàn)有的模塊組合在一起，建立成一個(gè)系統(tǒng)，并對(duì)該系統(tǒng)作出檢測(cè)。與把定制的模塊寫入一個(gè)系統(tǒng)中以滿足系統(tǒng)要求的方法相比，該方法的效率更高。對(duì)該通用的模塊化軟件的再利用提高了開(kāi)發(fā)效率和軟件質(zhì)量。但同樣也導(dǎo)致結(jié)構(gòu)松散，存儲(chǔ)器效率低下，長(zhǎng)時(shí)間的延遲及將設(shè)計(jì)過(guò)程從硬件中抽象出來(lái)。
在不改變基本軟件的情況下，這些系統(tǒng)的性能能夠轉(zhuǎn)變成不同版本的機(jī)械硬件。一般情況下，這是通過(guò)將許多校準(zhǔn)了的變量包括在內(nèi)而實(shí)現(xiàn)的，因此才能夠在運(yùn)行期間使能或禁止功能，調(diào)整增益，同時(shí)在運(yùn)行時(shí)改變查找表。
軟件工程師依靠仿真技術(shù)來(lái)跟蹤真實(shí)系統(tǒng)中的程序流程，關(guān)注隨時(shí)更新的數(shù)據(jù)，測(cè)量延遲，并且排除邏輯錯(cuò)誤。但是，在為這些系統(tǒng)除錯(cuò)時(shí)，由于時(shí)鐘速度過(guò)高，給多內(nèi)核存儲(chǔ)器系統(tǒng)級(jí)芯片的集成帶來(lái)了一些挑戰(zhàn)。
設(shè)計(jì)障礙
嵌入式非易失存儲(chǔ)器的體積持續(xù)增大，硅片的幾何形狀持續(xù)縮小，使得規(guī)模大的系統(tǒng)級(jí)芯片微控制器能夠與應(yīng)用廣泛的高速內(nèi)部總線連接在一起，并通過(guò)這些總線將信息反饋給多個(gè)具有高速緩沖存儲(chǔ)器的流水線型內(nèi)核存儲(chǔ)處理器及協(xié)調(diào)處理器。該體系同樣能夠使微控制器子系統(tǒng)能夠被集成到更深層次的應(yīng)用環(huán)境。由于存在物理連接問(wèn)題(有時(shí)甚至連一根外部總線都沒(méi)有)，以及時(shí)鐘速度過(guò)高、電纜長(zhǎng)度及環(huán)境溫度等因素，將分析設(shè)備集成到深度嵌入式器件的外部總線上的難度很大。
在許多情況下，可通過(guò)外部總線察看的外部取數(shù)情況并不代表整個(gè)程序的流程，因?yàn)閮?nèi)部高速緩沖存儲(chǔ)器及流水線能夠?qū)θ?shù)做出預(yù)測(cè)。突發(fā)模式閃存同樣由于假定的連續(xù)地址增量使得所獲得的數(shù)據(jù)的解碼變得更加復(fù)雜。
連接仿真系統(tǒng)時(shí)的首要問(wèn)題在于連接長(zhǎng)度受到限制，因?yàn)橄到y(tǒng)時(shí)鐘的速度過(guò)高。例如，如果使用一個(gè)頻率為150MHz的微控制器，那么，50cm長(zhǎng)的連接線造成的傳輸時(shí)間延遲大約為2.0ns，但是時(shí)鐘周期僅為6.67ns，所以2.0ns的單向延誤時(shí)間是相當(dāng)巨大的。由于在這些高頻率器件中，連接線扮演著傳輸線的角色，并且它們的終接阻抗是無(wú)法得到保障的，因此，這看似短暫的時(shí)間幾乎妨礙了任何遠(yuǎn)離目標(biāo)器件的控制功能。在這個(gè)例子中，想要忽略傳輸線造成的時(shí)間上的延遲，線路的最大長(zhǎng)度不能超過(guò)16cm。所以，在線仿真器(ICE)具有與被測(cè)發(fā)動(dòng)機(jī)電控單(ECU)相同的環(huán)境需求。
Ingineon公司的TC1796產(chǎn)品即為此類系統(tǒng)級(jí)芯片實(shí)現(xiàn)的一個(gè)很好的例子。32位的TriCore中央處理器(CPU)擁有代碼和數(shù)據(jù)分別獨(dú)立的總線，并且通過(guò)LFI與系統(tǒng)總線橋接起來(lái)，建立起一個(gè)與外設(shè)子系統(tǒng)相連的數(shù)據(jù)通道。此外，還有一個(gè)通過(guò)直接存儲(chǔ)器存取(DMA)與遠(yuǎn)端外設(shè)總線相連的通道。
外設(shè)控制處理器(PCP2)也是一個(gè)32位的CPU。同樣的，該處理器也有獨(dú)立的通常無(wú)法看見(jiàn)的數(shù)據(jù)和程序總線。該處理器的子系統(tǒng)的最高頻率為150MHz，外設(shè)子系統(tǒng)最高頻率為75MHz，因此，它有兩個(gè)時(shí)鐘區(qū)域。該器件被封裝于一個(gè)416引腳的球型格柵極陣列封裝中，能夠提供標(biāo)準(zhǔn)的JTAG除錯(cuò)接口以支持除錯(cuò)功能。但是，要完全仿真這樣一個(gè)微控制器，需要能夠檢驗(yàn)與外部針腳不相連的許多不同內(nèi)部總線之間的數(shù)據(jù)交換。巨大的嵌入式存儲(chǔ)器(2Mb閃存)有廣泛的內(nèi)部取數(shù)路徑(128位)和局部高速緩沖存儲(chǔ)器。因此，內(nèi)置存儲(chǔ)器的執(zhí)行比外置(32位存取)存儲(chǔ)器快得多(見(jiàn)下方TC1796方框圖)。
多總線及多內(nèi)核存儲(chǔ)器的復(fù)雜性意味著，只有一個(gè)外綁器件(現(xiàn)場(chǎng)可編程門陣列, FAPG)才能夠達(dá)到完全除去系統(tǒng)錯(cuò)誤所需的可視度水平。但是，如前面所討論的，頻率為150MHz的總線周期僅為6.67ns，一個(gè)外置的外綁控制器在這段時(shí)間內(nèi)要接收總線信息，并對(duì)其解碼，還要決定需要觸發(fā)的中斷及暫停處理器，因此，給予控制器的時(shí)間是遠(yuǎn)遠(yuǎn)不夠的。在這種情況下，解決問(wèn)題的方法就是將仿真器安裝于外綁器件中，形成所謂的仿真設(shè)備(見(jiàn)下方對(duì)比圖：左方為大規(guī)模生產(chǎn)器件，右方為擁有仿真擴(kuò)展芯片的仿真設(shè)備)。
仿真設(shè)備使用一個(gè)原始生產(chǎn)器件的宏指令，完成所有的一般性功能、外設(shè)及端口，接著在外緣添加一個(gè)512K的靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)、幾個(gè)總線觀察模塊(BOB)及一個(gè)擁有一些本地存儲(chǔ)器來(lái)控制仿真器的局部CPU(在此情況下為另一PCP2)。若干高速串口，包括USB、JTAG和Micro-Link端口提供了外部連接口。該附加的線路，也叫EEC(仿真擴(kuò)展芯片)，在大規(guī)模生產(chǎn)器件發(fā)生改變時(shí)，使得仿真器很容易被重新設(shè)計(jì)，因?yàn)榛ミB點(diǎn)并沒(méi)有發(fā)生變化。
傳統(tǒng)的外綁器件的另一常見(jiàn)問(wèn)題在于封裝的大小。仿真設(shè)備被特別設(shè)計(jì)成與標(biāo)準(zhǔn)的生產(chǎn)器件占位面積相符合，并且擁有一組額外添加的針腳來(lái)提供更多的信號(hào)。同時(shí)，還給封裝直接添加了一個(gè)頂端連接，通過(guò)可移動(dòng)的連接器就可以采集相同的信號(hào)，下方圖象分別顯示了大規(guī)模生產(chǎn)器件封裝(頂端)及仿真設(shè)備封裝(底端)。
仿真設(shè)備甚至提供了比傳統(tǒng)的ICE更多的性能，這些性能包括：
跟蹤性能：
TriCore程序、數(shù)據(jù)及狀況跟蹤；
PCP程序、數(shù)據(jù)及線路跟蹤；
所有控制多個(gè)組件的主線全方位的可視性；
緩沖器跟蹤數(shù)據(jù)的優(yōu)化壓縮；
所有的跟蹤在時(shí)間上都全面地得到校正；
中央時(shí)標(biāo)單元；
事件前后跟蹤緩沖(邏輯分析儀)
觸發(fā)邏輯性能：
觸發(fā)器能夠用于觸發(fā)中斷、跟蹤限制及開(kāi)始/停止跟蹤；
用于控制指令時(shí)針及數(shù)據(jù)地址的范圍比較器；
用于控制數(shù)據(jù)掩模對(duì)等/范圍比較器；
附加的外部事件輸入(2)及輸出(4)；
用于計(jì)算事件、并在計(jì)算和時(shí)間基礎(chǔ)上進(jìn)行時(shí)間測(cè)量及事件生成的計(jì)數(shù)器；
同時(shí)地、有選擇性地開(kāi)始和停止所有內(nèi)核存儲(chǔ)器的中央機(jī)制；
仿真器同時(shí)也提供了特殊的重啟模式，通過(guò)各種重啟進(jìn)行調(diào)試和校準(zhǔn)，開(kāi)機(jī)重啟除外(見(jiàn)下圖)。
仿真設(shè)備將仿真器功能嵌入目標(biāo)應(yīng)用的生產(chǎn)器件封裝中，因此，外置仿真器硬件不再為人們所需。
EEC中512Kb SRAM是由許多能夠配置的零碎存儲(chǔ)空間組合而成的，這些零碎的存儲(chǔ)空間能夠被任意指派不同的任務(wù)。這使單一器件能夠使用于不同的應(yīng)用情況中。這些功能包括：
—邏輯分析儀模式：SRAM用于(與壓縮規(guī)則系統(tǒng)同時(shí))跟蹤任一內(nèi)部總線及內(nèi)核存儲(chǔ)器的程序及數(shù)據(jù)流程。
—軟件開(kāi)發(fā)模式：SRAM用于存儲(chǔ)程序代碼，避免改變時(shí)產(chǎn)生老化的閃存，同時(shí)允許無(wú)限的基于軟件之上的斷點(diǎn)的存在。
—校正標(biāo)定：SRAM用于暫時(shí)存儲(chǔ)所需的校正常量。當(dāng)發(fā)生存取時(shí)，校正標(biāo)定硬件將取數(shù)方向由內(nèi)部閃存轉(zhuǎn)變?yōu)镋EC SRAM。外置校正工具能夠通過(guò)USB接口或JTAG接口來(lái)對(duì)SRAM的零碎存儲(chǔ)空間進(jìn)行快速靈活的讀寫。
—快速制作原型：SRAM作為外置快速原型硬件和微控制器之間的消息緩沖器。由于延遲時(shí)間要求低于3ms，USB接口不適于此項(xiàng)任務(wù)，因此可以使用MicroLink端口或JTAG接口(延遲時(shí)間約為2us，帶寬約為3Mbps)。
—“飛行”記錄儀：SRAM用于記錄系統(tǒng)中使用的數(shù)據(jù)，或用于跟蹤發(fā)生特定錯(cuò)誤時(shí)系統(tǒng)的情況。
仿真設(shè)備是由主機(jī)PC在運(yùn)行時(shí)配置而成的，該接口受到嚴(yán)格的規(guī)定，因此各種軟件工具能夠基于同一標(biāo)準(zhǔn)進(jìn)行互操作。NEXUS并行的、基于總線的跟蹤端口在此不能直接應(yīng)用，因此只能重新使用軟件編程接口(API)。支持仿真概念的軟件提供了一個(gè)器件存取服務(wù)器(DAS)。該接口允許多個(gè)工具例程裝于一臺(tái)PC中，以共享與嵌入式主機(jī)(USB、JPAG)相連的單一通信路徑。DAS同樣允許多個(gè)處理器例程與內(nèi)置的嵌入式主機(jī)相連。因此，在將來(lái)，也可以訪問(wèn)更大規(guī)模的系統(tǒng)級(jí)芯片器件。DAS也支持外在控制協(xié)議(XPC)標(biāo)準(zhǔn)，該協(xié)議使校準(zhǔn)和記錄工具能夠與物理連接媒介獨(dú)立地連接起來(lái)(CAN、FlexRay、USB、JTAG)。
由于時(shí)鐘速度的加快，高度集成的系統(tǒng)級(jí)芯片微控制器的調(diào)試和校準(zhǔn)只會(huì)變得更加的困難。使用一個(gè)嵌入式仿真設(shè)備能夠?yàn)檐浖こ處焸兲峁┪⒖刂破鲀?nèi)部工作情況的可視性，確保系統(tǒng)軟件在現(xiàn)實(shí)世界任何條件下都有正確而強(qiáng)大的功能。
（轉(zhuǎn)載）
