電源管理的挑戰(zhàn)
一個(gè)典型的CPU電源電路如圖1所示。對(duì)于典型的DSP、 FPGA或微處理器，各種電源電壓要求為：器件的核心電壓為1.2V、輔助電壓和PLL電壓為3.3V、 I/O驅(qū)動(dòng)電壓為1.5V和1.8V。常見(jiàn)的電源設(shè)計(jì)的電壓是源于單一的5V輸入電源，通過(guò)一系列DC/DC轉(zhuǎn)換器后產(chǎn)生各種電源電壓。為提供如同單電源印刷電路板一樣的可靠性，必須對(duì)電路板上的所有電源進(jìn)行監(jiān)測(cè)，并能產(chǎn)生正確的CPU復(fù)位信號(hào)或電源故障中斷信號(hào)。
圖1的電壓監(jiān)控塊是一個(gè)集成電路，當(dāng)電源發(fā)生故障或手動(dòng)切斷電路板的電源時(shí)，它會(huì)發(fā)送信號(hào)給CPU。如果任何一個(gè)DC/DC轉(zhuǎn)換器發(fā)生故障，電壓將升高或降低，超出正常工作電壓的范圍，從而導(dǎo)致CPU不能正常執(zhí)行程序。對(duì)CPU而言，一個(gè)潛在的最糟糕情況是非易失性?xún)?nèi)存被改寫(xiě)，使系統(tǒng)無(wú)法啟動(dòng)。如果電源發(fā)生故障時(shí)能夠中斷CPU，就能安全地中止當(dāng)前任務(wù)，為可靠重新啟動(dòng)保存重要信息。
許多廉價(jià)的電壓.集成電路通常有一個(gè)被忽視的負(fù)作用，對(duì)于電壓變化，.的閾值將影響整個(gè)系統(tǒng)的容差。圖2說(shuō)明了這種情況。核心電壓的規(guī)格為1V+/-5％，如果CPU核心電壓低于0.95V，就要求.必須發(fā)出一個(gè)中斷信號(hào)。然而，考慮到.的閾值精度，電壓變化的整個(gè)容差降低了。在這個(gè)例子中，該.的閾值為0.95V＋2％/-3％(0.97V至0.93V)。采用這種監(jiān)控集成電路時(shí)，該閾值應(yīng)設(shè)置成0.97V ，這就限制了DC/DC轉(zhuǎn)換器的容差。
圖1中的復(fù)位發(fā)生器塊是另一種較常見(jiàn)的分立集成電路，當(dāng)所有電壓穩(wěn)定后，它向CPU發(fā)出釋放復(fù)位輸入信號(hào)。在所有電源穩(wěn)定之后，CPU繼續(xù)保持復(fù)位模式一段時(shí)間是常見(jiàn)的情況。例如，Power Good信號(hào)有效后，移動(dòng)式英特爾Atom處理器期待“脈沖延伸”兩個(gè)毫秒的復(fù)位脈沖。只有到那個(gè)時(shí)刻，CPU才開(kāi)始執(zhí)行程序。
圖1中的最后一個(gè)分立集成電路塊是看門(mén)狗定時(shí)器。如果主程序沒(méi)有對(duì)監(jiān)視器進(jìn)行定期服務(wù)，這個(gè)定時(shí)器件觸發(fā)系統(tǒng)復(fù)位。其目的是將系統(tǒng)從暫停狀態(tài)恢復(fù)為正常運(yùn)行。
提升電源管理的靈活性并降低成本
電源，復(fù)位和看門(mén)狗定時(shí)器應(yīng)用需求是多種各樣的，這導(dǎo)致元件供應(yīng)商提供大量的分立數(shù)字和混合信號(hào)元件，以幫助設(shè)計(jì)人員應(yīng)對(duì)電源管理的挑戰(zhàn)。但是，如果采用分立電壓.，復(fù)位和定時(shí)器電路會(huì)增加印刷電路板布局的復(fù)雜性，并提高成本。由于板級(jí)寄生作用和電源的開(kāi)關(guān)，電壓波動(dòng)是正常的電源特性，削減成本的措施之一是使用不太精確、成本更低的電壓.件。然而，變化超過(guò)1％的廉價(jià).閾值會(huì)降低系統(tǒng)的電源紋波容差，并導(dǎo)致復(fù)位條件比實(shí)際需要的多。在一些設(shè)計(jì)中，另一個(gè)降低成本的措施是不監(jiān)測(cè)所有的電壓幅度，期望在正常工作期間，DC/DC轉(zhuǎn)換器沒(méi)有故障。這雖然降低了成本，可靠性卻沒(méi)有保障。
電路板的變化迫使設(shè)計(jì)人員重新設(shè)計(jì)電源管理電路，每次設(shè)計(jì)都要使用各種元器件。使用功能固定的分立集成電路的重新設(shè)計(jì)常常意味著要備有更多合格的元件，這將帶來(lái)很大的庫(kù)存量。
許多電源管理電路設(shè)計(jì)存在著固有的缺點(diǎn)，因而設(shè)計(jì)者萌生了將復(fù)雜可編程器件與高精度模擬電路集成在同一器件上的想法?？删幊唐骷闋顟B(tài)機(jī)或布爾邏輯描述的各種邏輯時(shí)序提供了靈活性。精確可編程斷點(diǎn)的改進(jìn)型閾值.使同一芯片可用于更廣泛的電源監(jiān)控應(yīng)用?？傊删幊痰碾娫垂芾砑呻娐肥咕哂衅毡樾缘碾娫垂芾斫鉀Q方案實(shí)現(xiàn)標(biāo)準(zhǔn)化 .
可編程電源管理集成電路實(shí)例
萊迪思半導(dǎo)體的Power Manager II是高集成度的產(chǎn)品，提升了許多板級(jí)監(jiān)控集成電路的精確性。這些電源管理器件將精密故障監(jiān)測(cè)電路、 CPLD和ADC/DAC電路集成在同一器件中。例如， Power Manager II中的一個(gè)產(chǎn)品可監(jiān)控多達(dá)六個(gè)電源，并提供七個(gè)數(shù)字輸出，其中兩個(gè)輸出可配置成高電壓MOSFET驅(qū)動(dòng)器，另外五個(gè)輸出可配置成輸入。它還有兩個(gè)通用數(shù)字輸入端，可用于其他控制功能(圖3)。通過(guò)使用具有四個(gè)可編程定時(shí)器的可編程邏輯器件塊，該器件可以產(chǎn)生CPU復(fù)位信號(hào)，包括脈沖延伸和電源故障中斷信號(hào)。
這種電源管理集成電路取代了如前所述的三個(gè)電壓.、復(fù)位發(fā)生器和看門(mén)狗定時(shí)器電源管理集成電路，且成本較低。在某些情況下，甚至取代兩個(gè)分立集成電路就可能會(huì)得到一個(gè)更經(jīng)濟(jì)的設(shè)計(jì)。電源管理集成電路的高集成度特性不但有助于節(jié)省時(shí)間和經(jīng)費(fèi)，還可用于多種設(shè)計(jì)。
Power Manager II POWR607器件的6個(gè)電壓.(VMON)都是獨(dú)立可編程的。斷點(diǎn)比較器提供192可編程點(diǎn)，整個(gè)范圍為0.667V到5.811V。當(dāng)電源關(guān)閉之后，每個(gè)都提供一個(gè)75mV零檢測(cè)選擇，以確定電源輸出是否已經(jīng)衰退到無(wú)效的情況。如果被監(jiān)測(cè)的電壓大于斷點(diǎn)設(shè)置，每個(gè)比較器輸出一個(gè)邏輯高電平至可編程器件塊。比較器提供設(shè)定點(diǎn)的滯回約1％，以減少由電路板引入的輸入噪聲造成的誤觸發(fā)，以及由于開(kāi)關(guān)電源而引起的正常電源紋波。過(guò)電壓和欠電壓電壓斷路點(diǎn)是可編程的，反映了被管理的DSP/FPGA/微機(jī)的容差。每一個(gè)電壓.提供一個(gè)數(shù)字濾波器，可以延時(shí)比較器的輸出，以避免假的觸發(fā)條件。針對(duì)CPU的看門(mén)狗定時(shí)器功能，該器件提供一個(gè)內(nèi)置的振蕩器和可編程定時(shí)器電路，設(shè)定時(shí)序間隔范圍為32微秒到2秒。
實(shí)際應(yīng)用證實(shí)了Power Manager II器件對(duì)從事數(shù)字系統(tǒng)設(shè)計(jì)工程師和模擬電源設(shè)計(jì)者都頗具吸引力。該器件提供一個(gè)簡(jiǎn)單的軟件可編程接口，通過(guò)一個(gè)示意框圖允許設(shè)計(jì)者用對(duì)話(huà)框配置模擬塊，通過(guò)一個(gè)方程構(gòu)造器就能夠容易地構(gòu)建復(fù)位時(shí)序。該器件提供了在系統(tǒng)可編程(ISP)的JTAG接口，并可訪(fǎng)問(wèn)標(biāo)準(zhǔn)的JEDEC的文件格式。當(dāng)器件已安裝在電路板上時(shí)，可通過(guò)ISP接口對(duì)電路的功能進(jìn)行修改或升級(jí)。通過(guò)JTAG鏈，它比傳統(tǒng)的分立集成電路有更好的可見(jiàn)度。
可重復(fù)編程電源管理器的概念有助于加速修改已有的電路板，減輕修改設(shè)計(jì)的負(fù)擔(dān)。通過(guò)集成大多數(shù)電源管理應(yīng)用中采用的分立集成電路，可編程電源管理芯片不但提供更好的靈活性，還降低了元器件材料成本。
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