小柳的研究小組此前一直在開發(fā)可降低超級芯片的工藝成本和提高成品率所需的一系列技術(shù)。此次發(fā)布的成果如下：（1）自組裝技術(shù)在三維疊層領(lǐng)域的應(yīng)用；（2）可形成階梯的芯片間布線技術(shù)；（3）RF元件的試制。
自組裝技術(shù)用于進(jìn)行三維層疊時的位置重合。該技術(shù)能夠以低成本實(shí)現(xiàn)芯片層疊。一般在三維層疊中，如果成品率高且疊層少，則晶圓級疊層（晶圓對晶圓）在成本上占優(yōu)勢。如果成品率低或疊層多，則在晶圓上層疊芯片的芯片對晶圓、或者芯片間層疊（芯片對芯片）在成本上占優(yōu)勢。對此，小柳將數(shù)千～數(shù)萬枚疊層納入研究范圍，開發(fā)出了能夠使成本容易升高的芯片對芯片層疊的成本降低的技術(shù)。
小柳的開發(fā)目標(biāo)是，能夠簡單地對芯片層疊芯片的工序進(jìn)行統(tǒng)一處理。因此采用了自組裝技術(shù)。具體為，在芯片的正確疊合和接合過程中使用液體。在晶圓表面上，只對能夠重疊芯片的部分進(jìn)行親水處理，并在此處滴上液體。該液體滴到芯片上后，芯片即使錯位也能根據(jù)液體的表面張力自動疊合到實(shí)施了親水處理的部分。疊合精度由親水處理模型的形成精度決定。另外，液體干燥后，還可進(jìn)行物理接合或電氣接合。利用該方法可統(tǒng)一疊合多枚芯片。因此，該小組在芯片對芯片層疊的接合安裝工序中導(dǎo)入了統(tǒng)一處理（批處理）半導(dǎo)體前工序的概念。通過該方法，實(shí)際可在200mm晶圓上統(tǒng)一安裝多枚芯片，實(shí)現(xiàn)了精度為0.4μm的位置疊合和接合。
另外，為發(fā)揮統(tǒng)一處理的優(yōu)勢，需要開發(fā)一種能將多枚芯片高效地放到芯片疊合用夾具上的方法。此次小柳沒有公布該方法，但表示目前正在開發(fā)，一定能夠?qū)崿F(xiàn)。
階梯式布線用于晶圓上多枚芯片間的電氣連接。該技術(shù)不是面向三維疊層的，而是面向同一個硅晶圓上多枚芯片間的布線。芯片側(cè)面通過曝光工藝形成了圖案。該研究小組證實(shí)，在階梯間距為100μm的芯片上能夠形成線寬20μm的銅布線。
試制芯片是通過將RF電路模塊化后實(shí)現(xiàn)的。該小組通過中的自組裝技術(shù)在晶圓上安裝了模擬LSI、數(shù)字LSI、電容器芯片以及電感器芯片。還通過布線技術(shù)將各芯片連接起來。其中，電感器芯片通過形成空洞提高了電感器特性。具體為，將形成線圈的繞組結(jié)構(gòu)的縫隙空出來。而以前該縫隙用硅填補(bǔ)。
（轉(zhuǎn)載）
